摘要：上海宸屿推出的 CYD7606L 是一款 8 通道、16 位同步采样模数转换器（ADC），支持 ±10 V 和 ±5 V 双极性输入，集成二阶低通滤波器和 2.5 V 基准电压源，可兼容ADI的AD7606。本文围绕输入保护边界、电源与基准去耦、数字接口模式、转换时序以及 PCB 布局约束进行说明，参数均以器件资料给出的条件为准。
1 核心性能不输，多项指标更优
CYD7606L为16位分辨率、8通道同步采样，支持±10V和±5V真双极性输入，采用LQFP-64封装（10mm×10mm），与AD7606完全兼容。我们来看一下CYD7606L与AD7606的参数对比：
| 参数类别 | CYD7606S（上海宸屿） | AD7606(ADI) | 优势 |
|---|---|---|---|
| 封装 | LQFP-64 | LQFP-64 | 100%引脚兼容 |
| 尺寸 | 10mmX10mm | 10mmX10mm | |
| 电源 | 5V模拟电源2.5V~5V数字接口电源 | 5V模拟电源2.3V~5V数字接口电源 | 完全兼容 |
| SNR | 96dB(OSR=16,±10V) | 95.5dB(OSR=16,±10V) | 噪声控制更优 |
| INL | ±0.5LSB(Typ) | ±0.5LSB(Typ) | 一致 |
| DNL | ±0.3LSB(Typ) | ±0.5LSB(Typ) | 微分线性度提升40% |
| THD | -108dB(Typ) | -107dB(Typ) | 总谐波失真更低 |
| SFDR | -109dB(Typ) | -108dB(Typ) | 峰值谐波性能更好 |
| 输入范围 | ±10V/±5V | ±10V/±5V | 完全兼容 |
| 钳位保护 | ±22V | ±16.5V | 可靠性提高浪涌能力大幅提升抗 |
| 模拟输入通道ESD | 8kV | 7kV |
在DNL、THD、SFDR三项指标上，CYD7606L均展现出优于AD7606的表现。±22V钳位保护和8kV ESD防护，使其在电力线路监控等存在过压浪涌风险的应用中更具优势。
2 输入配置与保护边界
CYD7606L模拟输入为 8 路单端通道 V1～V8，每路配有独立模拟地 V1GND～V8GND。RANGE=1 时输入电压范围为 ±10 V，RANGE=0 时为 ±5 V。输入前端典型输入阻抗为 1 MΩ，输入电容约 5 pF；在 ±10 V 输入下输入电流约 8 μA，在 ±5 V 输入下约 3 μA。输入级提供 ±22 V 钳位保护。静电放电额定值按引脚类型区分：模拟引脚人体模型（HBM）为 ±8000 V，其他引脚人体模型为 ±3000 V，所有引脚充电器件模型（CDM）为 ±750 V。资料推荐在模拟输入通道串联低阻电阻，当输入超过 ±22 V 时将电流限制在 ±10 mA 以下。片内二阶低通滤波器的 -3 dB 带宽在 ±10 V 范围约 20 kHz，在 ±5 V 范围约 15 kHz。
3 电源域与基准去耦
AVCC 模拟电源范围为 4.75 V～5.25 V，典型值为 5 V；4 个 AVCC 引脚各需 100 nF 陶瓷电容去耦，电源侧配置 10 μF 电容。VDRIVE 数字接口电源范围为 1.8 V～5.25 V，需使用与处理器相同的电源。内部稳压器输出 REGCAP 约 1.83 V 或 1.90 V，需外接 1 μF 陶瓷电容至 AGND。基准输入/输出 REFIN/REFOUT 为 2.5 V，外接 10 μF 去耦电容至 REFGND。REFCAPA 与 REFCAPB 约 4.5 V，两引脚需外部短接，并通过 10 μF 低等效串联电阻（ESR）陶瓷电容接至 REFGND；REFGND 连接至 AGND。
| 工作模式 | 典型电流 |
|---|---|
| 正常转换模式（200 kSPS） | 23 mA |
| 正常不转换模式（静态） | 20 mA |
| 待机模式 | 5.5 mA |
| 关断模式 | 10 μA |
器件资料给出的总功耗典型值约 100 mW。
4 数字接口模式与控制逻辑
接口模式由 PAR_N 和 DB15/BYTE_SEL 引脚选择。两者均为低电平时为并行接口模式；PAR_N 高电平、DB15/BYTE_SEL 低电平时为串行接口模式；两者均为高电平时为并行字节接口模式。
并行模式下，CS_N 与 RD_N 控制读取，DB[15:0] 输出 16 位数据，8 个 RD_N 时钟读取 8 个通道。串行模式下，DOUTA 输出 V1～V8，需要 128 个 SCLK；DOUTB 输出 V5～V8 与 V1～V4，需要 64 个 SCLK；SCLK 最高频率为 25 MHz。并行字节模式下，DB[7:0] 分两次传输高字节和低字节，共需 16 个 RD_N 时钟，HBEN 控制高低字节输出顺序。FRSTDATA 用于指示 V1 通道数据，BUSY 高电平表示转换中。数字输入高电平阈值为不低于 0.9 × VDRIVE，低电平阈值为不高于 0.1 × VDRIVE。
5 转换时序、复位与过采样约束
CONVST_A 和 CONVST_B 的上升沿触发转换。无过采样时转换时间约 4 μs，最大吞吐率为 200 kSPS。CONVST 脉冲高电平和低电平持续时间均不小于 25 ns；两个 CONVST 引脚上升沿之间的最大延迟为 0.5 ms。并行读取时序中，RD_N 低电平脉冲不低于 21 ns，高电平不低于 15 ns。BUSY 高电平期间可读取上一次转换数据，但需满足最后 CS_N 上升沿与 BUSY 下降沿之间的时间不超过 25 ns。
上电后需执行 RESET 操作，RESET 高电平脉冲宽度典型值为 50 ns，最小值为 20 ns；RESET 完成后需等待 80 ms 才能进行正常转换。从关断模式退出后同样需执行 RESET 并等待 80 ms；从待机模式退出时唤醒时间约 100 μs，不需要执行 RESET。
过采样模式由 OS[2:0] 引脚选择。开启过采样时，CONVST_A 和 CONVST_B 需连在一起控制。BUSY 下降沿到 OS[2:0] 的建立时间和保持时间均不小于 20 ns。OS[2:0]=111 未定义。OS[2:0] 从 000 到 110 分别对应无过采样、2 倍、4 倍、8 倍、16 倍、32 倍、64 倍过采样。在 ±10 V 输入条件下，资料给出的信噪比（SNR）、3 dB 带宽和采样频率依次为：89.5 dB、18.5 kHz、200 kSPS；91.3 dB、18.5 kHz、80 kSPS；93.1 dB、15 kHz、40 kSPS；94.1 dB、10 kHz、20 kSPS；96.1 dB、5 kHz、10 kSPS；96.2 dB、2.5 kHz、5 kSPS；97.1 dB、1.25 kHz、2.5 kSPS。
6 PCB布局与未使用引脚处理
所有模拟输入接地引脚 V1GND～V8GND 应连接至系统 AGND 平面。去耦电容应尽可能靠近对应引脚放置。基准电压去耦电容需使用低 ESR 陶瓷电容。未使用的模拟输入建议接地或接至 AGND 平面；未使用的数字输入不应悬空，应接至高电平或低电平。OS[2:0] 不应全部配置为高电平。该器件采用 64 引脚薄型四方扁平封装（LQFP），封装尺寸为 10 mm × 10 mm。
综上，该器件的输入范围、保护边界、电源去耦、接口模式和时序约束均由器件资料直接给出。并行、串行和字节接口在控制引脚与时序上具有明确限制；复位、过采样和电源网络配置需在转换前完成。